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Mar 15, 2023

Imec enthüllt Sub

Chips werden dreidimensional, wenn sie unter 1 nm schrumpfen. Imec, das fortschrittlichste der Welt

Chips werden dreidimensional, wenn sie unter 1 nm schrumpfen.

Imec, das weltweit fortschrittlichste Halbleiterforschungsunternehmen, stellte kürzlich auf seiner ITF World-Veranstaltung in Antwerpen, Belgien, seine Roadmap für Sub-1-nm-Silizium und Transistoren vor. Die Roadmap gibt uns eine Vorstellung von den Zeitplänen bis 2036 für die nächsten großen Prozessknoten und Transistorarchitekturen, die das Unternehmen in seinen Labors in Zusammenarbeit mit Branchenriesen wie TSMC, Intel, Nvidia, AMD, Samsung und ASML erforschen und entwickeln wird. unter vielen anderen. Das Unternehmen skizzierte auch einen Übergang zu dem, was es CMOS 2.0 nennt. Dabei werden die Funktionseinheiten eines Chips, wie L1- und L2-Caches, in 3D-Designs zerlegt, die fortschrittlicher sind als die heutigen Chiplet-basierten Ansätze. Zur Erinnerung: zehn Angström entsprechen 1 nm, daher umfasst die Roadmap von Imec Prozessknoten unter 1 nm. Die Roadmap sieht vor, dass Standard-FinFET-Transistoren bis zu 3 nm halten, dann aber auf die neuen Gate All Around (GAA)-Nanoblattdesigns umsteigen, die 2024 in Großserienproduktion gehen werden. Imec legt den Weg zu Forksheet-Designs bei 2 nm und A7 (0,7 nm) fest. , gefolgt von bahnbrechenden Designs wie CFETs und Atomkanälen bei A5 und A2.

Die Umstellung auf diese kleineren Knoten wird mit der Zeit immer teurer, und der Standardansatz, monolithische Chips mit einem einzigen großen Chip zu bauen, ist bereits Chiplets gewichen. Chiplet-basierte Designs unterteilen verschiedene Chipfunktionen in verschiedene, miteinander verbundene Chips, sodass der Chip als eine zusammenhängende Einheit funktionieren kann – wenn auch mit Kompromissen. Imecs Vision des CMOS 2.0-Paradigmas beinhaltet die Aufteilung der Chips in noch kleinere Teile, wobei Caches und Speicher aufgeteilt werden in eigene Einheiten mit unterschiedlichen Transistoren aufgeteilt und dann in einer 3D-Anordnung auf den anderen Chipfunktionen gestapelt. Diese Methodik wird sich auch stark auf Backside Power Delivery Networks (BPDN) stützen, die den gesamten Strom durch die Rückseite des Transistors leiten. Schauen wir uns die Imec-Roadmap und die neue CMOS 2.0-Methodik genauer an.

Wie Sie im obigen Album sehen können, steht die Branche mit der Weiterentwicklung der Knoten vor scheinbar unüberwindbaren Herausforderungen, doch die Nachfrage nach mehr Rechenleistung, insbesondere für maschinelles Lernen und KI, ist exponentiell gestiegen. Diese Nachfrage war nicht leicht zu befriedigen; Die Kosten sind in die Höhe geschossen, während der Stromverbrauch bei High-End-Chips stetig zugenommen hat – die Leistungsskalierung bleibt eine Herausforderung, da sich die CMOS-Betriebsspannungen hartnäckig geweigert haben, unter 0,7 Volt zu fallen, und die anhaltende Notwendigkeit der Skalierung auf größere Chips stellt Herausforderungen bei der Stromversorgung und Kühlung dar, die erforderlich sein werden völlig neue Lösungen, die es zu umgehen gilt. Und während sich die Anzahl der Transistoren auf einem vorhersehbaren Weg des Mooreschen Gesetzes weiter verdoppelt, werden auch andere grundlegende Probleme mit jeder neuen Generation von Chips immer problematischer, wie etwa die Einschränkungen der Verbindungsbandbreite, die die Rechenfähigkeiten moderner Chips erheblich beeinträchtigt haben CPUs und GPUs, wodurch die Leistung beeinträchtigt und die Wirksamkeit dieser zusätzlichen Transistoren eingeschränkt wird.

Schnellere und dichtere Transistoren haben jedoch oberste Priorität, und die erste Welle dieser Transistoren wird mit den Gate All Around (GAA)/Nanosheet-Geräten kommen, die 2024 mit dem 2-nm-Knoten auf den Markt kommen und die Triple-Gate-FinFETs ersetzen, die die führenden heute antreiben -Kantenspäne. GAA-Transistoren sorgen für Transistordichte und Leistungsverbesserungen, wie z. B. schnelleres Transistorschalten bei gleichzeitiger Verwendung des gleichen Ansteuerstroms wie bei mehreren Finnen. Auch die Leckage wird deutlich reduziert, da die Kanäle vollständig von einem Gate umgeben sind und durch die Anpassung der Dicke des Kanals entweder der Stromverbrauch oder die Leistung optimiert werden kann. Wir haben bereits gesehen, dass mehrere Chiphersteller unterschiedliche Variationen dieser Transistortechnologie eingeführt haben. Der Branchenführer TSMC plant die Einführung seines N2-Knotens mit GAA im Jahr 2025 und wird damit der letzte sein, der den neuen Transistortyp einführt. Intels Quad-Sheet-RibbonFET mit dem „Intel 20A“-Prozessknoten verfügt über vier gestapelte Nanoblätter, die jeweils vollständig von einem Gate umgeben sind, und wird 2024 auf den Markt kommen. Samsung war das erste Unternehmen, das GAA für den Versand von Produkten herstellte, aber das SF3E-Rohr mit geringem Volumen Cleaner Node wird keine Massenproduktion erleben. Stattdessen wird das Unternehmen im Jahr 2024 seinen fortschrittlichen Knoten für die Massenfertigung vorstellen. Zur Erinnerung: Zehn Angström (A) entsprechen einem 1 nm. Das bedeutet, dass A14 1,4 nm groß ist, A10 1 nm groß ist und wir im Zeitrahmen 2030 mit A7 in die Sub-1-nm-Ära eintreten. Bedenken Sie jedoch, dass diese Kennzahlen häufig nicht mit den tatsächlichen physischen Abmessungen des Chips übereinstimmen. Imec geht davon aus, dass Forksheet-Transistoren bei 1 nm (A10) beginnen und bis zum A7-Knoten (0,7 nm) reichen. Wie Sie auf der zweiten Folie sehen können, stapelt dieses Design NMOS und PMOS getrennt, trennt sie jedoch durch eine dielektrische Barriere, was eine höhere Leistung und/oder eine bessere Dichte ermöglicht. Komplementäre FET-Transistoren (CFET) verkleinern den Platzbedarf beim ersten Einsatz noch weiter kommen mit dem 1-nm-Knoten (A10) im Jahr 2028 auf den Markt und ermöglichen dichter gepackte Standardzellbibliotheken. Irgendwann werden wir CFET-Versionen mit atomaren Kanälen sehen, die die Leistung und Skalierbarkeit weiter verbessern. CFET-Transistoren, über die Sie hier mehr erfahren können, stapeln N- und PMOS-Geräte übereinander, um eine höhere Dichte zu ermöglichen. CFET sollte das Ende der Skalierung für Nanoblatt-Geräte und das Ende der sichtbaren Roadmap markieren. Es werden jedoch andere wichtige Techniken benötigt, um die Leistungs-, Leistungs- und Dichteskalierungsbarrieren zu überwinden, die nach Einschätzung von Imec ein neues CMOS 2.0-Paradigma erfordern werden Systemtechnologie-Co-Optimierung (SCTO).

Auf höchster Ebene erfordert die Systemtechnologie-Co-Optimierung (STCO) ein Überdenken des Designprozesses durch die Modellierung der Anforderungen des Systems und der Zielanwendungen und die anschließende Nutzung dieses Wissens als Grundlage für die Designentscheidungen, die in die Entwicklung des Chips einfließen. Diese Entwurfsmethodik führt häufig dazu, dass die Funktionseinheiten, die typischerweise Teil eines monolithischen Prozessors sind, wie Stromversorgung, I/O und Cache, „zerlegt“ und in separate Einheiten aufgeteilt werden, um jede Einheit durch die Verwendung verschiedener Einheiten für die erforderlichen Leistungsmerkmale zu optimieren Arten von Transistoren, was dann auch die Kosten senkt. Eines der Ziele der vollständigen Disaggregation des Standard-Chipdesigns besteht darin, Caches/Speicher auf ihre eigene, eindeutige Schicht eines 3D-gestapelten Designs aufzuteilen (mehr dazu weiter unten), aber dies erfordert Reduzierung der Komplexität an der Spitze des Chipstapels. Die Überarbeitung der Back-End-of-Line-Prozesse (BEOL), deren Schwerpunkt auf der Verdrahtung der Transistoren und der Ermöglichung von Kommunikation (Signalen) und Stromversorgung liegt, ist der Schlüssel zu diesem Vorhaben. Im Gegensatz zu heutigen Designs, die Strom von der Oberseite des Chips bis zum Chip liefern Bei Transistoren leiten Backside Power Distribution Networks (BPDN) den gesamten Strom mit TSVs direkt an die Rückseite des Transistors und trennen so die Stromversorgung von den Datenübertragungsverbindungen, die an ihrer normalen Position auf der anderen Seite verbleiben. Durch die Trennung der Stromkreise und der datenführenden Verbindungen werden die Spannungsabfalleigenschaften verbessert, was ein schnelleres Transistorschalten ermöglicht und gleichzeitig eine dichtere Signalführung auf der Oberseite des Chips ermöglicht. Auch die Signalintegrität profitiert davon, da die vereinfachte Verlegung schnellere Drähte mit geringerem Widerstand und geringerer Kapazität ermöglicht. Die Verlagerung des Stromversorgungsnetzwerks auf die Unterseite des Chips ermöglicht eine einfachere Wafer-zu-Wafer-Verbindung an der Oberseite des Chips und erschließt so das Potenzial für die Stapellogik auf die Erinnerung. Imec stellt sich sogar vor, möglicherweise andere Funktionen auf die Rückseite des Wafers zu verlagern, etwa die globale Verbindung oder Taktsignale. Intel hat bereits eine eigene Version der BPDN-Technik mit dem Namen PowerVIA angekündigt, die 2024 mit dem 20A-Knoten auf den Markt kommen wird. Weitere Details zu dieser Technologie wird Intel auf der kommenden VLSI-Veranstaltung bekannt geben. In der Zwischenzeit hat TSMC auch angekündigt, BPDN auf seinen N2P-Knoten zu bringen, der 2026 in Großserienproduktion gehen wird, sodass es mit dieser Technologie noch einige Zeit hinter Intel zurückbleiben wird. Gerüchten zufolge wird Samsung diese Technologie auch bei seinem 2-nm-Knoten übernehmen.

CMOS 2.0 ist der Höhepunkt der Vision von imec für zukünftige Chipdesigns, die vollständig 3D-Chipdesigns umfasst. Wir haben bereits Speicherstapelung mit AMDs 3D-V-Cache der zweiten Generation gesehen, der L3-Speicher auf dem Prozessor stapelt, um die Speicherkapazität zu erhöhen, aber imec stellt sich vor, dass die gesamte Cache-Hierarchie in eigenen Schichten mit L1-, L2- und L3-Caches enthalten ist Sie werden vertikal auf ihren eigenen Chips über den Transistoren gestapelt, aus denen die Verarbeitungskerne bestehen. Jede Cache-Ebene würde mit den Transistoren erstellt, die für die Aufgabe am besten geeignet sind, d. h. ältere Knoten für SRAM, was immer wichtiger wird, da die SRAM-Skalierung langsamer wird enorm. Die reduzierte SRAM-Skalierung hat dazu geführt, dass Caches einen höheren Prozentsatz des Chips beanspruchen, was zu höheren Kosten pro MB führt und Chiphersteller davon abhält, größere Caches zu verwenden. Daher könnten die Kostensenkungen, die mit der Umstellung auf weniger dichte Knoten für Caches mit 3D-Stacking verbunden sind, auch zu viel größeren Caches führen, als wir es in der Vergangenheit gesehen haben. Bei richtiger Implementierung kann 3D-Stacking auch dazu beitragen, Latenzprobleme im Zusammenhang mit größeren Caches zu lindern. Diese CMOS 2.0-Techniken nutzen 3D-Stacking-Technologie wie Wafer-zu-Wafer-Hybrid-Bonding, um eine direkte Die-zu-Die-3D-Verbindung zu bilden, die Sie nutzen können Weitere Informationen finden Sie hier. Wie Sie im obigen Album sehen können, verfügt Imec auch über eine 3D-SOC-Roadmap, die die weitere Verkleinerung der Verbindungen beschreibt, die die 3D-Designs verbinden, und so schnellere und dichtere Verbindungen in der Zukunft ermöglichen. Diese Fortschritte werden in den kommenden Jahren durch den Einsatz neuerer Verbindungstypen und Verarbeitungsmethoden realisiert.

Das Interuniversity Microelectronics Center (imec) ist Ihnen vielleicht nicht bekannt, aber es zählt zu den wichtigsten Unternehmen der Welt. Stellen Sie sich Imec sozusagen als eine Silizium-Schweiz vor. Imec fungiert als stiller Eckpfeiler der Branche und bringt starke Konkurrenten wie AMD, Intel, Nvidia, TSMC und Samsung mit Chip-Tool-Herstellern wie ASML und Applied Materials zusammen, ganz zu schweigen von den wichtigen Halbleiter-Softwaredesign-Unternehmen (EDA) wie Cadence und Synopsys unter anderem in einem nicht wettbewerbsorientierten Umfeld.

Diese Zusammenarbeit ermöglicht es den Unternehmen, gemeinsam die Roadmap für die nächste Generation von Werkzeugen und Software zu definieren, mit denen sie die Chips entwerfen und herstellen, die die Welt antreiben. Angesichts der stark steigenden Kosten und Komplexität des Chipherstellungsprozesses ist ein standardisierter Ansatz von größter Bedeutung. Die führenden Chiphersteller verwenden größtenteils die gleichen Geräte, die von einigen wenigen wichtigen Werkzeugherstellern stammen. Daher ist ein gewisses Maß an Standardisierung erforderlich, und die Umgehung der Gesetze der Physik erfordert Forschungs- und Entwicklungsanstrengungen, die ein Jahrzehnt im Voraus beginnen können. Daher bieten uns die Roadmaps von imec einen umfassenden Überblick Blick auf die bevorstehenden Fortschritte in der Halbleiterindustrie.

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Paul Alcorn ist stellvertretender Chefredakteur für Tom's Hardware US. Er schreibt Nachrichten und Rezensionen zu CPUs, Speicher und Unternehmenshardware.

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