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Dec 26, 2023

Intel Details zur PowerVia Backside Power Delivery-Technologie

Ein wichtiges Merkmal der 18A- und 20A-Knoten von Intel hat Intel am Montag detailliert beschrieben

Ein wichtiges Merkmal der 18A- und 20A-Knoten von Intel wurde enthüllt

Intel hat am Montag die Implementierung eines Backside Power Delivery Network (BS PDN) detailliert beschrieben, das Teil seiner Intel 18A- und 20A-Fertigungsprozesse (18/20 Angström, 1,8/2,0-nm-Klasse) sein wird. Darüber hinaus gab das Unternehmen weitere Informationen zu den Vorteilen bekannt, die diese Technologie für seinen internen Intel 4 + PowerVia-Knoten bietet, der speziell für das beste BS-PDN entwickelt wurde.

Intels 18A- und 20A-Fertigungstechnologien werden zwei wichtige Innovationen einführen: RibbonFET-Gate-Allround-Feldeffekttransistoren (GAAFETs) und PowerVia-Backside-Power-Delivery-Netzwerk. Die Vorteile von GAA-Transistoren wurden bereits erwähnt und gehen über den Rahmen der heutigen Ankündigung hinaus. Wir konzentrieren uns stattdessen auf die Stromversorgung auf der Rückseite.

Die Stromschiene auf der Rückseite dient dazu, die Strom- und I/O-Verkabelung zu trennen und die Stromleitungen auf die Rückseite des Wafers zu verlegen. Diese Methode behebt Probleme wie erhöhte Durchgangswiderstände im Back-End-of-Line (BEOL), wodurch letztendlich die Leistung von Transistoren verbessert und deren Stromverbrauch gesenkt wird. Außerdem werden mögliche Interferenzen zwischen den Daten- und Stromleitungen eliminiert und die Dichte der Logiktransistoren erhöht. Mit der Zeit wird sich BD PDN zu einem Standard-Chipmerkmal entwickeln, aber derzeit hält Intel es für eine wichtige bahnbrechende Innovation, ähnlich wie Hafnium bei 90 nm im Jahr 2003 -basiertes High-K-Metall-Gate bei 45 nm im Jahr 2007 und FinFET bei 22 nm im Jahr 2012.

Intel gibt an, dass bei der Implementierung in einem Testchip auf einem internen Prozessknoten sein Backside-PDN es ihm ermöglichte, die Taktrate um über 6 % zu erhöhen, den IR-Spannungsabfall um 30 % zu reduzieren und die Zellenauslastung über große Bereiche seines E-Core-Chips zu erhöhen auf über 90 %. Trotz der Vorteile ist die Implementierung und der Aufbau einer Backside-Stromversorgung aus mehreren Gründen eine Herausforderung.

Der Aufbau eines Backside-PDN unterscheidet sich stark von der herkömmlichen Frontside-Stromversorgung. Die Herstellung selbst der fortschrittlichsten Chips ist heutzutage ziemlich einfach. Die Herstellung jedes Wafers beginnt mit der komplexesten M0-Transistorschicht mit Abständen von nur 30 nm (für Intel 4-Knoten) unter Verwendung modernster Fertigungswerkzeuge wie EUV-Scanner. Dann bauen die Chiphersteller weniger komplexe Transistorschichten auf der ersten Schicht auf und vergrößern diese nach und nach, da sie alle Schichten verbinden und alle Transistoren mit Strom versorgen müssen. Die tatsächlichen physischen Leitungen für I/O und Strom sehen im Vergleich zu den Transistorschichten gigantisch aus. Und mit jeder neuen Generation wird es schwieriger und kostspieliger, sie richtig zu verlegen. Die Verarbeitung eines Wafers mit Chips mit Intels PowerVia BS PDN umfasst die Herstellung aller komplexen Logikschichten sowie Signalleitungen, das anschließende Umdrehen des Wafers und den Aufbau des Stromversorgungsnetzwerks „oben“ der Logik. Auf dem Papier scheint ein solcher „Flip“ keine große Sache zu sein. Es kommen jedoch eine ganze Reihe von Prozessschritten hinzu, darunter das Entfernen von „überschüssigem“ Silizium vom Wafer, um das PDN auf den Logiktransistoren aufzubauen, CMP-Reinigung, Messtechnik, Lithographie und Ätzen, um nur einige zu nennen. Solch ein Prozess Für Loop sind zwar nicht die fortschrittlichsten Werkzeuge in der Fabrik erforderlich, aber es kostet trotzdem Geld. Tatsächlich zeigt eine Intel-Folie, dass die Intel 4-Prozesstechnologie 15 Metallschichten und eine Redistributionsschicht (RDL) verwendet, während Intel 4 + PowerVia 14 Schichten auf der Vorderseite, vier Schichten auf der Rückseite und eine RDL verwendet, was die Gesamtzahl der Schichten erhöht bis 18 + RDL.

„Wie zuvor werden zuerst die Transistoren gebaut, dann werden die Verbindungsschichten hinzugefügt“, sagte Ben Sell, Vizepräsident für Technologieentwicklung bei Intel. „Jetzt kommt der spaßige Teil: Drehen Sie den Wafer um und polieren Sie alles, um die untere Schicht freizulegen, an die die Drähte […] für die Stromversorgung angeschlossen werden. Wir nennen es Siliziumtechnologie, aber die Menge an Silizium, die auf diesen Wafern übrig bleibt, ist wirklich so.“ winzig.“Bei einem Rückseiten-PDN sind mehrere Faktoren zu berücksichtigen. Erstens verändert es den Herstellungsprozess drastisch, sodass Intel einen Weg finden musste, trotz radikaler Änderungen hohe Erträge zu gewährleisten. Zweitens musste Intel sicherstellen, dass das Backside-PDN genauso zuverlässig ist wie sein aktuelles PDN und wie vorgesehen funktioniert. Drittens: Da sich I/O- und Stromkabel jetzt auf beiden Seiten der Transistoren befinden, wird es in Zukunft schwieriger, Chips zu kühlen. Viertens wird es deutlich schwieriger, Chips zu debuggen, da Intel jetzt die rückseitigen Stromverbindungen entfernen muss, um auf die Transistorschichten zugreifen zu können. Es gibt noch eine weitere Besonderheit beim PowerVia-Prozess von Intel. Da Intel überschüssiges Silizium von der Rückseite des Wafers entfernt, geht man davon aus, dass es an Steifigkeit verliert, weshalb es einen Trägerwafer auf die Signalseite des Wafers klebt, um die Konstruktion zusammenzuhalten. Dieser Trägerwafer wird mit der Zeit ebenfalls dünner gemacht, aber sein Hinzufügen ist ebenfalls ein komplizierter (und wahrscheinlich notwendiger) Prozessschritt. Eine weitere Besonderheit von Intels PowerVia-Backside-PDN ist, dass es keine vergrabenen Stromschienen mit BS-PDN verwendet, sondern stattdessen darauf setzt nanoskalige Through Silicon Vias (TSVs), um Strom direkt an die Transistorschicht zu liefern. Aus diesem Grund nennt das Unternehmen seine Technologie offensichtlich PowerVia.

Da Intel nun nicht mehr der unangefochtene Marktführer für Chips mit den besten Prozesstechnologien ist, konnte das Unternehmen keinen potenziellen Fehler in einem seiner Knoten der nächsten Generation riskieren. Daher wurde die Entwicklung von RibbonFET-GAA-Transistoren und PowerVia-BS-PDN entkoppelt, um den Entwicklungsprozess ein wenig zu vereinfachen, indem an RibbonFETs mit einem regulären PDN gearbeitet und anschließend PowerVia mit bewährten FinFETs debuggt wurde.

Um sein Backside-Power-Delivery-Netzwerk PowerVia zu testen, hat Intel einen speziellen Herstellungsprozess auf Basis seines Intel 4-Knotens entwickelt, der bewährte FinFET-Transistoren verwendet, jedoch über eine Backside-Stromschiene anstelle einer herkömmlichen Stromschiene verfügt. Dieser Prozess heißt natürlich Intel 4 + PowerVia und wird für einen Testchip mit dem Codenamen Blue Sky Creek verwendet. Der Blue Sky Creek-Testchip von Intel verwendet zwei Dies mit jeweils vier energieeffizienten Kernen basierend auf der Crestmont-Mikroarchitektur. Diese sind für den Betrieb bei 3 GHz und 1,1 Volt ausgelegt. Das Testfahrzeug wurde nur für zwei Zwecke entwickelt: Erkunden Sie die Vorteile des PowerVia BS PDN und beseitigen Sie Risiken aus den zukünftigen 20A/18A-Prozesstechnologien, indem Sie alle Dinge testen, die mit dem neuartigen Stromversorgungsnetzwerk verbunden sind, einschließlich Erträge, Zuverlässigkeit des PDN usw Chip, Kühlung und Debugging.

Was die Ausbeute angeht, gibt Intel an, dass die Defektdichte des auf Intel 4 und auf Intel 4 + PowerVia implementierten Testchips nahezu gleich ist. Auch die Ziele hinsichtlich Zuverlässigkeit und Transistoreigenschaften erfüllten die für die Produktion erforderlichen Erwartungen. Darüber hinaus entsprach die Thermik des Testfahrzeugs den Erwartungen. Unterdessen räumt Intel ein, dass die Kühlung bei PDN auf der Rückseite eine Herausforderung darstellen wird, und hat daher neue thermische Abschwächungssysteme entwickelt, um Chips der nächsten Generation abzukühlen. „Normalerweise nutzt man die Siliziumseite auch zur Wärmeableitung“, erklärte Sell. „Jetzt haben Sie also Ihre Transistoren eingeklemmt und die Frage ist: ‚Haben wir ein thermisches Problem? Bekommen wir viel lokale Wärme?‘ An diesem Punkt können Sie wahrscheinlich die Antwort erraten: Nein. „Das Debuggen war wohl einer der kompliziertesten Teile, aber glücklicherweise haben die Validierungsingenieure von Intel einen Weg gefunden, die Schwierigkeiten zu überwinden.“ Es gab viele Bedenken und Zögern, und das war wahrscheinlich der Fall „Das Schwierigste ist, herauszufinden, wie man die Fehlersuche bei dieser neuen Backside-Power-Delivery durchführt“, sagte Sell. „Um die Sache noch anspruchsvoller zu machen, hat das Testchip-Designteam absichtlich einige „Osterei“-Fehler in den Chip eingefügt, ohne dass das Validierungsteam davon wusste. Die gute Nachricht? Sie haben die Fehler gefunden. Wir haben in den letzten paar Jahren enorme Fortschritte gemacht.“ Ich habe Jahre damit verbracht, diese Debug-Fähigkeiten zu entwickeln und sie am Blue Sky Creek zu testen.“

Die ersten öffentlich verfügbaren Prozesstechnologien von Intel, die sein PowerVia-Backside-Power-Delivery-Netzwerk nutzen, werden seine 20-A- und 18-A-Knoten sein, die im 2. Halbjahr 2023 bzw. im 1. Halbjahr 2024 produktionsbereit sein werden. Intels erste Client-CPU, die im 20A-Fertigungsprozess hergestellt wird, ist Arrow Lake, die voraussichtlich Mitte 2024 oder früher auf den Markt kommen wird. Intels 18A- und 20A-Fertigungstechnologien werden sowohl für die eigenen Produkte des Unternehmens als auch für Kunden von Intel Foundry Services entwickelt. Daher verspricht PowerVia sowohl für Intel als auch für seine IFS-Kunden einen Vorteil. Ob PowerVia BS PDN ein greifbarer Vorteil sein wird oder nicht, wird sich erst mit der Zeit zeigen. Bemerkenswert ist jedoch, dass Intel das erste Unternehmen ist, das bereit ist, Chips mit Backside-Power-Delivery herzustellen, da TSMC voraussichtlich erst 2019 eine ähnliche Technologie anbieten wird Ende 2026 bis Anfang 2027.

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Anton Shilov ist freiberuflicher Nachrichtenautor bei Tom's Hardware US. In den letzten Jahrzehnten hat er alles abgedeckt, von CPUs und GPUs bis hin zu Supercomputern und von modernen Prozesstechnologien und neuesten Fab-Tools bis hin zu Trends in der High-Tech-Branche.

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