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Dec 30, 2023

Intel ist alles

Der Einsatz neuer Technologien für hochmoderne Computer birgt ein großes Risiko

Der Einsatz neuer Technologien für hochmoderne Computerchips birgt ein großes Risiko. Daher waren Intel-Führungskräfte verständlicherweise vorsichtig bei der Umsetzung eines Plans, der im nächsten Jahr gleichzeitig die Einführung eines neuen Transistors – RibbonFET – und einer neuen Art seiner Stromversorgung – PowerVia – vorsah.

Um das Risiko dieses Hochseilakts etwas zu verringern, hat das Unternehmen Prozessorkerne gebaut und getestet, die aus Intels aktueller Transistorgeneration in Kombination mit PowerVia bestehen. Die resultierenden Kerne verzeichneten eine Frequenzsteigerung von mehr als 6 Prozent sowie kompaktere Designs und 30 Prozent weniger Leistungsverlust. Ebenso wichtig ist, dass die Tests bewiesen haben, dass die Integration der Rückseitenstromversorgung die Chips nicht teurer, weniger zuverlässig oder schwieriger auf Defekte zu testen macht. Die Einzelheiten dieser Tests stellt Intel nächste Woche in Tokio auf dem IEEE Symposium on VLSI Technology and Circuits vor.

„Wir wollten sicherstellen, dass wir alles über PowerVia verstehen und dann den nächsten Schritt gehen und mit RibbonFET integrieren können“, sagt Ben Sell, Intels Vizepräsident für Technologieentwicklung.

PowerVia ist Intels Version einer Technologie namens Backside Power Delivery. Heutzutage werden Chips so konstruiert, dass sich die Transistoren auf der Oberfläche des Siliziums befinden und alle Verbindungen, die sie mit Strom versorgen und ihre Datensignale übertragen, darüber aufgebaut sind. Backside Power entfernt alle stromliefernden Verbindungen unter dem Silizium. Dies hat zwei Haupteffekte. Erstens lässt es mehr Platz für die Datenverbindungen über dem Silizium. Und zweitens können die Stromverbindungen größer und damit widerstandsärmer gestaltet werden.

Die Stromversorgung auf der Rückseite verschiebt die Stromverbindungen von oberhalb des Siliziums nach darunter.Intel

Diese Kombination verbessert die Leistung in mehrfacher Hinsicht. Erstens kommt es aufgrund des einfacheren Stromflusses in den Schaltkreisen der CPU zu weniger Spannungsabfällen; Mit anderen Worten, es gibt einen kleineren vorübergehenden Spannungsabfall, wenn der Strombedarf beispielsweise durch das Einschalten eines großen Logikblocks steigt. Mit weniger Statik können Transistoren schneller betrieben werden.

Zweitens können Kerne kompakter gestaltet werden, wodurch die Länge der Verbindungen zwischen Logikzellen verringert wird, was die Arbeit beschleunigt. Wenn die Standard-Logikzellen, aus denen der Prozessorkern besteht, auf dem Chip angeordnet sind, verhindert eine Überlastung der Verbindungen, dass sie perfekt zusammengepackt werden, sodass viel Leerraum zwischen den Zellen verbleibt. Da die Datenverbindungen weniger überlastet sind, passen die Zellen enger zusammen, wobei einige Abschnitte bis zu 95 Prozent gefüllt sind. Sell ​​sagt, das sei eine zweistellige Verbesserung. Darüber hinaus ermöglichte die fehlende Überlastung, dass sich einige der kleinsten Verbindungen etwas ausbreiten konnten, wodurch parasitäre Kapazitäten reduziert wurden, die die Leistung beeinträchtigen.

Der 6-prozentige Gewinn aus diesen Vorteilen ist etwa die Hälfte dessen, was normalerweise erzielt wird, wenn ein Chiphersteller die Transistoren von einem Technologieknoten zum nächsten verkleinert. PowerVia liefert es ohne Änderung an den Transistoren.

Die Herstellung von PowerVia-fähigen Chips erfordert mehrere zusätzliche Schritte und führt zu dem ungewöhnlichen Ergebnis, dass kaum noch Silizium im Chip vorhanden ist. Der Anfang ist ganz normal: Die Transistoren, in diesem Fall FinFETs, die im Intel-4-Prozess hergestellt werden, werden wie üblich auf der Oberfläche des Siliziums aufgebaut. Der Hauptunterschied besteht darin, dass auch eine Gruppe tiefer, schmaler Löcher gebohrt und dann mit Metall gefüllt wird. Diese Nano-TSVs (für Durchkontaktierungen durch Silizium) werden später wichtig sein. Von dort aus werden über den Transistoren Verbindungsschichten gebildet, um sie zu Logikzellen und größeren Schaltkreisen zu verbinden. So weit, so regelmäßig.

Dann nimmt der Prozess eine Wendung. Ein leerer Siliziumwafer, ein sogenannter Trägerwafer, wird auf die Oberseite dieser Verbindungen geklebt und das Ganze wird umgedreht. Dann wird die Unterseite des ursprünglichen Wafers (jetzt oben) wegpoliert, bis die Enden der Nano-TSVs freiliegen. An diesem Punkt werden Schichten vergleichsweise klobiger Verbindungen aufgebaut, um eine Verbindung zu den Nano-TSVs herzustellen und das Backside-Power-Delivery-Netzwerk zu bilden. Diese Verbindungsschichten enden in den Bondpads, die den Chip mit dem Gehäuse und dem Rest des Computers verbinden.

Der resultierende Chip besteht somit aus einer großen Schicht blanken Siliziums zur Unterstützung, einer Schicht Datenverbindungen, einer verschwindend schmalen Schicht Siliziumtransistoren und einer Schicht Stromverbindungen.

Das Silizium in diesem PowerVia-fähigen Prozessor ist kaum zu erkennen. (Hinweis: Es ist das weiße Stückchen in der Mitte.) Der größte Teil des Chips besteht aus den Signalverbindungen oben und den viel klobigeren Stromverbindungen unterhalb der Transistoren. Intel

Man könnte erwarten, dass der Bau von Verbindungen auf beiden Seiten des Siliziums die Kosten des Chips in die Höhe treiben würde. Aber Intel habe schon früh einen Grund gesehen, warum das nicht der Fall sein würde, sagt Sell. Die kleinste und am dichtesten gepackte Verbindungsschicht, M0 genannt, ist auch am teuersten in der Herstellung. Sie können mehr als einen Durchgang durch den teuersten Schritt der Chipherstellung, die extreme Ultraviolett-Lithographie, erfordern. Ohne störende Stromverbindungen könnten die Leitungen in der M0-Schicht jedoch sechs Nanometer weiter voneinander entfernt sein als heute. Das scheint vielleicht nicht viel zu sein, aber es bedeutet, dass ihre Herstellung weniger EUV-Aufwand erfordert. Für den Prozess, der im nächsten Jahr eingeführt werden soll, und für seinen Nachfolger „wiegen die Kosteneinsparungen, die wir durch eine nicht so aggressive Skalierung erzielen, die zusätzlichen Kosten aus dem Backside-Power-Delivery-Prozess mehr als auf“, sagt Sell.

Wenn die Pläne für PowerVia funktionieren sollten, musste die Technologie bestimmte Kriterien erfüllen, bei denen es vor allem darum ging, die Situation nicht noch schlimmer zu machen: Obwohl die Transistoren in einer viel dünneren Siliziumschicht vorhanden waren, mussten sie genauso gut funktionieren; Das Stromversorgungsnetz musste genauso zuverlässig sein wie die auf der Vorderseite des Siliziums aufgebauten Netze. Die im Silizium erzeugte Hitze konnte nicht außer Kontrolle geraten, obwohl die Transistoren zwischen Verbindungsschichten eingebettet waren. und die Fähigkeit, ICs zu debuggen und Designfehler zu erkennen, darf nicht eingeschränkt werden.

Es bedurfte einiger Anstrengungen, um diese Kriterien zu erfüllen. Beispielsweise musste der Stromverbindungsprozess optimiert werden, um die Transistoren nicht zu beeinträchtigen. Und Intel musste einige Designregeln festlegen, um thermische Probleme unter Kontrolle zu halten. Außerdem mussten neue Methoden entwickelt werden, damit das Debuggen funktioniert.

Darüber hinaus mussten die Intel-Ingenieure sicherstellen, dass die Ausbeute der PowerVia-Chips – der Anteil an guten Chips pro Wafer – auf dem richtigen Niveau lag, um eine Massenfertigung zu ermöglichen, auch wenn diese speziellen Chips nie verkauft werden. Das Ziel bestand darin, dass die Ausbeute der Intel 4 PowerVia-Chips derjenigen der Intel 4-Chips von vor 9 Monaten entspricht. PowerVia-Chips hinkten immer hinterher, da es einige Zeit dauern würde, bis sich Verbesserungen der Intel 4-Leistung auf die PowerVia-Experimente übertragen ließen. „Wir haben es etwas besser gemacht“, sagt Sell. Die Renditekurve von PowerVia folgt der von Intel 4 nur um 6 Monate.

Nachdem der Prozess für PowerVia ausgearbeitet ist, muss Intel nur noch den Transistor ändern, um den Übergang von Intel 4 zum nächsten Knoten namens 20A abzuschließen. RibbonFET, Intels Version von Nanosheet- oder Gate-Allround-Transistoren, wird dann in das bereits etablierte Verbindungsschema integriert.

Wenn alles gut läuft, und Sell sagt, dass alles gut läuft, werden die Arrow-Lake-CPUs des Unternehmens im Jahr 2024 im 20A-Prozess hergestellt. Die nächste Technologiegeneration namens 18A ist sowohl für Intel-Produkte als auch für Foundry-Kunden gedacht.

Ein Erfolg würde Intel vor TSMC und Samsung bringen, indem es sowohl Nanosheet-Transistoren als auch Backside-Power anbietet. Samsung ist bereits auf ein Allround-Gate-Gerät umgestiegen und es ist unklar, wann es die Stromversorgung auf der Rückseite integrieren wird. TSMC soll im Jahr 2025 Gate-Allround-Geräte anbieten, die Backside-Stromversorgung wird jedoch frühestens 2026 hinzugefügt.